传统晶体管技术局限所在

　　第一只晶体管问世以来的60年的时间里，晶体管技术的进步可谓是突飞猛进，体积的不断地的缩小，切换速度不断的提升，集成电路的集成度也不断的提升。尽管晶体管技术进步巨大，但是晶体管发热和电流泄露问题始终是制造更小的晶体管、让摩尔定律持久发挥效力的关键障碍。

　　晶体管是一种简单的开关装置，利用它的导通状态和断路状态可用于可处理电子数据中的0、1。如上图所示，一个基本的CMOS晶体管包括栅电极、源极和漏极，电流是否能够从源极到漏极，取决于栅电压的高低——可以想象源极到漏极之间是一个输送水的软管，软管受到的压力足够大，软管变形就会阻断水流，源极和漏极之间就是断路状态，否则是开路状态。

　　源极中一般会包括涂层硅（Doped Silicon），这是一种掺杂了某些降低电阻杂质的硅，它是晶体管中电流产生的“源头”。漏极和源极类似，也在硅中掺杂了一些杂质，它是晶体管中电流流向的部分。（晶体管是对称的，电流可以从源极到漏极，也可以从漏极到源极）。传统的栅电极材料是多晶硅或者原子随意排列且不形成网格状结构的硅，它的电流状态决定着晶体管是打开还是闭合的。源极和漏极之间的区域是通道部分，它由晶体管状态的硅组成，也就是以网格状有序排列结果的硅，当晶体管处于打开状态时，电流流经通道。

　　栅介质位于栅电极下方，用于隔离栅电极和沟道，一般会包含二氧化硅成分。在理想状态下，栅介质应该是完美的绝缘体，也就是在栅电极加电压时才有电流通过，没有电压时则完全没有电流通过，实际上却不是这样，在不加电压的时候也会有微弱的电流通过栅介质，这就是所谓的漏电。

　　采用氧化硅制造晶体管栅介质已有40余年，主要是由于其可加工能力，并且随着氧化硅被加工得越来越薄，晶体管性能也取得了稳步提高。英特尔在其此前的65nm制程技术中，已经成功将氧化硅栅介质的厚度缩小至1.2nm（相当于五个原子层），但是不断缩小也使栅介质的漏电量逐步增加，导致电流浪费和不必要的发热，影响晶体管发挥其应有的作用。