高-k栅介质和金属栅极，进军45nm技术的保障

　　晶体管栅漏电与不断变薄的氧化硅栅介质有关，这一点已经被业界视为过去10年来摩尔定律面临的最大技术挑战之一。为解决这一棘手问题，英特尔公司在栅介质中采用厚度更大的铪基高-k材料取代氧化硅，与过去40多年中一直使用的氧化硅相比较，漏电量减少了10多倍。

　　在上个世纪80年代，人们对于CMOS晶体管的基本结构做了改进，在栅电极层之上增加了一个低电阻覆盖层，以提高晶体管的性能。

　　对于N型晶体管而言，当栅极电压超过阈值电压时，晶体管为打开状态，此时源极和漏极之间有较多的电流通过，而当栅极电压低于阈值电压时，晶体管为关闭状态，此时源极和漏极之间只有较少的电流通过（理想状态当然是无电流通过）。对于P型晶体管而言，上述的情况都是反的，也就是当栅极电压低于阈值电压时处于打开状态，而栅极电压高于阈值电压时处于关闭状态。而现代芯片中一般使用的是CMOS（互补型金属氧化物半导体）晶体管，这种晶体管将N型晶体管和P行晶体管结合，具有更低的功耗和更好的性能。

　　栅介质层做的越薄，将增加栅电极与硅通道耦合（增加栅场效应），并且有助于增强“开状态”时的电流，降低“关状态”时的电流。然而“物极必反”，如果栅介质太薄的话，那么漏电流将会穿过普通的绝缘栅介质（二氧化硅层）——最严重的情况下将会导致该晶体管出现逻辑错误。

　　为了解决这个问题，英特尔采用了基于鉿的高-K栅介质来代替原来的二氧化硅栅介质。这里的K所指的就是介电常数，原来所使用的二氧化硅栅介质的K值约为4-5附近，而高-K材料一般会在25以上（但英特尔并未透露所采用的这种高-K材料的具体情况）。利用这种高-K材料，可以使得栅介质层的厚度不必太薄，可明显的降低栅电极漏电，同时还提高了栅场效，从而达到了提升“开状态”下的电流，降低“关状态”下的电流的目的。

　　当高-k栅介质与多晶体硅栅电极结合时会产生的两种不良效应。第一种是阈值电压钉扎效应，主要因为在栅介质和栅电极边界产生的某些瑕疵，很难将阈值电压调节到较低的水平，而低阈值电压却是高性能晶体硅所必需的。第二种是声子散射，这种现象限制了电子的移动性，从而会降低晶体管的性能。当用特定金属制成的栅电极取代多晶硅栅电极，就可以很好的消除以上的问题。

　　在正常运行的情况下，在多晶硅栅电极和栅介质交界的地方是会形成一个薄薄的耗尽导电信号区，这将导致栅介质的有效厚度增加，从而使得“开状态”下的源极-漏极电流下降，而“关状态”下的源极-漏极电流增加，这种改变不是人们所期望的。

　　同样，使用特定金属制成的栅电极取代多晶硅栅电极，也能消除耗尽区，增加栅场效，从而达到了提升“开状态”下的电流，降低“关状态”下的电流的目的。

　　做为新型晶体管的核心技术，英特尔并没有公布关于高-K栅介质和金属栅极的具体信息。英特尔只是说明可以用做高-K栅介质和金属栅极的材料有数百种之多，而且还要采用适合的制程技术才能达到预期的目标。英特尔乐观的估计，其它公司可能会在32nm时代或者更晚的时候才能获得同样的成果。