【IT168 专稿】日前，由麻省理工学院（MIT）教授阿南特·阿加瓦尔（Anant Agarwal）于2004年创办的Tilera公司推出了一款带有64个可编程内核、90nm工艺的RISC处理器——Tile64。据称该款处理器每核主频仅仅在600MHz和1GHz之间，总体功耗不过19.2W，但该芯片总体性能却是当前英特尔双核Xeon的10倍，每瓦特性能更是高达惊人的30倍，每万颗处理器的批发价也只有435美元（目前每千颗四核2.33GHz，8MB L2 Xeon处理器的价格是455美元）。

    不过，跟Transmeta 一样，Tilera没有选择直接跟英特尔和AMD在PC和服务器市场上进行竞争，而是瞄准了嵌入式领域，如路由器、交换机、防火墙、视频会议系统和机顶盒等网络应用及数字视频处理设备，但也不排除未来向服务器和工作站领域拓展的可能。阿加瓦尔表示，“我们关注嵌入式市场，是因为我们还是一家初创公司，想进入的是对性能有强烈需求的市场空间。在这些有限的细分市场中，我们能够更好地满足用户的需求，因此，我们不必直接去挑战市场上已占据优势地位的竞争者。”

Tile64处理器实物图

“Mesh”网状架构Vs.前端总线架构

    针对Tile64芯片，阿加瓦尔设计了所谓的“Mesh”多核架构，这些核心之间全部直接相连，而无须象英特尔多核芯片那样要经过前端总线。阿加瓦尔其实在1996年就提出了多核架构，比英特尔和AMD都要早得多。该项目还获得了DAPPA（Defense Advanced Research Project Agency）和美国科学基金会（National Science Foundation）的资金支持。目前Tilera在多核设计方面拥有40多项专利，TILE64其第一款进行量产的多核芯片。

    “多核处理器已经成为主流，业界预计处理器内核数量每18个月就将增加一倍。到2014年，我们将拥有千核处理器。但问题在于，在当前的多核架构中，总线是多核扩展所面临的关键问题。在传统架构下，总线就象是一个中央交换机，所有的内核都要经过它进行通信。虽然对于单核、双核和四核芯片来说，总线架构是没有问题的，但它不利于进一步的扩展。” 阿加瓦尔认为不同设计架构是Tile64的关键特色，“Tilera使用了mesh架构，所有的核心都呈网格状进行排列，并通过高速连接进行互连。采用这种架构，你可以不断地扩展，而不用担心任何严重阻塞问题。”

    据了解，跟传统X86处理器采用的前端总线结构不同，Tile64处理器内核之间采用的是一种“网状”架构（MESH）进行数据交换，有些类似于AMD HyperTransport总线的点对点架构，并集成了4个DDR2内存控制器，分布在核心阵列的周围。Tile64的64个核心排成8×8的阵列，每个核心都有一个CPU单元、一个缓存单元和一个交换单元组成，这些交换单元构成了一个名为iMesh的mesh网络，供芯片通讯使用，每个内核可以从四个方向与临近核心进行通信（处于边缘的核心则是与周围的两个或三个核心通信）。与传统芯片采用2、4个更大、更快、更复杂的内核的方式相比，由低速内核组成的分布网络能够更快速地完成计算任务，芯片的数据传输通道也更短。据称Tile64的每个核心拥有500Gb/s的带宽，从而使Tile64的总带宽可以高达32Tb/s。

 

Tile64总体架构设计图

    业界认为，这种架构解决了“如果在一颗芯片中集成多个内核，并让多个内核之间实现高速连接”的棘手问题——数十年来，芯片速度和晶体管数目一直在稳步、快速增长，但总线和内核间互连的数据通道的发展速度则要慢得多；如果采用当前的总线结构，当内核超过16个以后，核心之间以及核心与内存之间的连接速度就会形成处理器性能进一步提升的瓶颈。其实，包括英特尔、AMD、SUN等在内的芯片巨头都在试图解决这一问题，比如英特尔也有计划在明年推出的下一代Nehalem架构中放弃前端总线，而且，英特尔在去年9月份还公布了一款80内核的原型芯片，通过Through Silicon Vias技术大幅度提高芯片-内存间的数据传输通道；AMD在其皓龙处理器中采用了“Hyper Transport超传输总线、直连架构及集成内存控制器”，不过，AMD的皓龙处理器虽然没有前端总线，但目前最多也只能扩展到四个内核，而Tilera现在是64核；SUN公司则一直在开发一项名为proximity communication的技术，它能够使不同的芯片相互通讯。可见，未来芯片的基本限制将不再是内核性能，而是I/O性能。

Tile64内核模块设计架构图