编者：一年一度的IEEE（Institute of Electrical and Electronics Engineers，国际电气电子工程师学会）ISSCC（International Solid-State Circuits Conference，国际固体电路会议）是全球半导体业界的盛会，被誉为集成电路行业的奥林匹克大会，在国际学术、产业界都受到极大关注，大会上的发布内容通常代表了未来半导体业界3~6年内的发展方向。在会上，半导体业界的巨头们会竞相登台展示自己正在研发的新技术。
【IT168评测中心】ISSCC 2010上Intel带来的论文设计多个方面，除了纯处理器的《Westmere: A Family of 32nm IA Processors》之外，还有和处理器很有关系的《PVT-and-Aging Adaptive Wordline Boosting for 8T SRAM Power Reduction》，它也是本文的主要内容。
ISSCC 2010
很多人或许都知道在Nehalem当中，使用了8T SRAM单元技术来代替传统的6T SRAM单元技术，虽然晶体管的数目看起来增加了，然而实际上，8T SRAM单元的目标却是用来降低功耗，实际上它也达到了这个目的：
如图所示，功耗和电压的三次方成正比，而8T SRAM单元虽然晶体管数量略有增加，然而却可以获得更低的工作电压，最终获得了功耗的降低，接下来我们就来看看这个8T SRAM单元技术的内容。
8T SRAM单元已经被广泛应用在Intel的单Vcc微处理器中，不仅仅是为了它可以适应更低的电压，还因为它具有的性能，以及多端口特征，因此它通常应用在重要的低级缓存以及寄存器文件阵列上。
和6T单元相比，8T单元具有更快的读写性能，双端口特性，以及更低的Vcc（或者说Vmin）。通过两个分离的单端读取端口结合类domino（可以看这里深入Nehalem微架构：制造工艺）的层次结构，8T单元可以提供极快的读取操作并避免6T中导致Vmin无法降低的互相干扰。使用自由半选择（half-select-free）架构的8T单元还可以消除在部分写中引起的虚拟读取，因此可以允许更低的独立写入Vmin：
右上角是8T单元包括相关电路的细节架构
然而，传统的8T SRAM单元技术在面对越来越小的工艺时很容易受到干扰，因而让工作电压降低的难度有所提升，因此现在需要一种能很好地降低Vmin的8T SRAM技术。《PVT-and-Aging Adaptive Wordline Boosting for 8T SRAM Power Reduction》介绍了工艺、电压、温度和老化下自适应的片内增强读写字线（PVT & aging adaptive on-die boosting of RD word-line(RWL) and WR word-line(WWL)）技术用来应对这种情况。 增强的读字线在不需要更强的PMOS keeper的情况下使用更强的读"ON"电流，增强的写字线则在两个方面帮助写Vmin：不需要更高的Vth电压以及另一端口写入1时更好地完成。就通常而言，使用这个技术可以获得使用更大的单元尺寸两倍的效果。
2SLS：2-step level-shifter
这个技术就是在字线中使用一个高电压Vboost，现在的版本是通过电荷泵（charge-pump，CP）来获得一个高电压（前一个版本则是使用独立的输入电压），来增强字线信号。通常，没有负载的增强系数（BR = Vboost/Vcc）是2，实际的增强系数会低一些。电荷泵开关根据BCLK信号以及Vcc等来决定。它可以适应现在常见的DVFS系统（dynamic Vcc and frequency scaling，动态电压和频率缩放）——也就是CPU工作电压和频率根据负载不停变化的系统。
8T SRAM单元的设计就是为了降低功耗（还有提升性能），因此附加电路的功耗不能太高。因此PVT&A自适应片内增强读写字线技术通过两个附加的电路来控制电荷泵的能耗，一个是2SLS（2-step level-shifter，2步电平转换），一个是WS（writability sensor，可写性感应器）。它们通过当前的PVT（工艺、电压、温度）情况来自动调节BR（增强率）来调整整个增强电路的功耗。
2SLS
2SLS不像通常的DCVS LS那样直接使用Vboost输入来达到"0"-to-Vboost跃迁，而是通过"0"-to-Vcc和Vcc-to-Vboost两个步骤来达成，从而显著降低了负载电流（从而降低了功耗）。
WS
WS则在每9600个时钟周期就检测一个单元的电压、温度和老化改变，从而控制WBL电压，来提供生命周期内始终稳定的工作环境。
WS输出的用来控制增强电压的3位数字码
WS还检测SBF（single bit failure，单位失效）以保证稳定的工作条件
一个1MB 8T单元阵列在不同的情况下功耗可以降低6%~27%
最终，一个使用以下结构的8T SRAM单元阵列可以达到降低6%~27%的功耗（在10%~305的存取率条件下）。
一个使用45nm Bulk CMOS工艺的16KB双端口8T SRAM单元，使用了电荷泵字线增强技术
对于。《PVT-and-Aging Adaptive Wordline Boosting for 8T SRAM Power Reduction》就简单介绍到这里，关于ISSCC 2010还有一些内容，请继续期待。
